一款新型高效率的线性稳压器

　　新型高效率的线性稳压器能满足稳定性及启动时大的浪涌电流要求，种种问题都可以利用 TI 的双输入轨 TPS74x01 来解决这些问题。
　　线性稳压器拓扑结构概述
　　在较高电流应用中使用线性稳压器的主要问题在于效率低下，其效率可通过 VOUT/VIN 计算得出。线性稳压器中的功率损耗 (PLOST) 主要来自其封装，该功率损耗可以通过如下公式计算得出：
　　TO-263 或 D2PAK 封装是可用于线性稳压器的最大表面贴装封装。如果不计气流的话，该封装的最大功耗大约为 2.75W（假设该封装与一块较大的铜板焊接在一起用于散热）。许多配备了 PMOS 旁路元件的高电流“低压降”线性稳压器的最小输入电压范围为 2.5V～2.7V，其不但可以为内部 LDO 驱动电路供电，而且还足以驱动 PMOS FET 来提供较高的输出电流。
　　由于额外气流和/或需要对稳压器所产生的热量进行外部散热，因此，在输出电压低于 1.8V 和输出电流大于 2.5A 时使用带有 PMOS 旁路元件的线性稳压器就会显得不便，并且成本也会增加。
　　与类似的额定电流 PMOS FET 相比，NMOS FET 本身具有较低的 rDS(on)，因此 NMOS FET 旁路元件只需较低的 VIN-VOUT 压降即可提供相同强度的电流。然而，基于 NMOS 的稳压器的源极跟随器结构要求，FET 栅极电压至少为一个高于输出电压的阈值压降（通常为 1V）。稳压器需要一个内部充电泵来提供更高的栅极驱动电压，或一个由电路中现有的 5V 或 3.3V 偏置电源产生的二次低功耗输入轨，这就是开发双输入轨、基于 NMOS 旁路元件的 TPS74x01 系列线性稳压器的原因。

　　压降

　　TPS74x01 稳压器具有两个输入电压，其中一个用来提供低电流偏置电压以驱动控制 NMOS 旁路器件的内部电路，另一个用来进行二次功率输入。由于所有的内部电路均使用较高的 BIAS 输入电压运行，因此旁路元件可以通过一个低压输入电源实现稳压。实际上，输入功率 IN 只受输出电压和器件压降的限制。

　　TPS74x01 有两种不同的压降规范，第一种被称为 VIN 压降，其专门针对那些希望通过使用外部偏置电压来实现低压降的用户。该规范假设了 VBIAS 至少比 VOUT 高 1.62V。此类应用中，FPGA 收发器一般使用低纹波、1.2V、3A 的电源轨，该收发器内部 1.5V 和3.3V 的开关电源分别提供输入电压和偏置电压。在此结构中，55℃ 时功耗为 1.9W 的 3×3mm QFN 封装功耗仅为 (1.5V-1.2V)×3A=0.9W，从而达到了 1.2V/1.5V=80% 的效率。

　　第二种规范被称为 VBIAS 压降，该规格的压降专门针对那些希望将 IN 和 BIAS 引脚绑定在一起的用户。这样就可将该器件用于无辅助偏置电压或不要求低压降的应用中。因为 VBIAS 要为旁路 FET 提供栅极驱动，所以 VBIAS 必须要比 VOUT 高 1.4V，同时压降受限于应用中所使用的 BIAS。例如 TPS74201 可通过一个效率为 66%（3.3V/5V）的 5V 电压轨提供一个 3.3V、1.0A的软启动电源（稍后将作讨论），并且功耗为：（5V-3.3V）×1.0A=1.7W

　　稳定性和瞬态响应

　　由于输出电容与负载阻抗生成的其中一个控制环路极点的频率位置会随着输出电流的变化而变化，到目前为止，线性稳压器环路稳定性对模拟 IC 设计人员而言还是一个难题。在源跟随器结构中，具有 NMOS 旁路元件的稳压器更易于实现功率补偿，因为在共源结构中，其输出阻抗低于相近功率的PMOS稳压器。这就意味着 NMOS 稳压器的移动极点频率高于同类额定功率 PMOS，即远远高于内部误差放大器极点。确保稳定性的传统方法，一是在低频下逐步减少控制环路的响应，从而减少瞬态响应；二是利用具有若干等效串联电阻 (ESR) 的输出电容产生的零电位抵消移动极点。采用专利反馈控制拓扑技术的 TPS74x01 系列的 VBIAS 为 3.3V、VIN 为 1.8V 并且 VOUT 为 1.5V，无需输出电容即可实现快速瞬态响应（请参见图 2），同时在与具有 ESR 的较大电容共同工作时仍然能保持稳定。在负载瞬态之后没有输出电压(www.dziuu.com)振铃，这表明稳压器在没有输出电容的情况下非常稳定。

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